CMOS ICおよびそれを含む半導体製品の信頼性として重要な、ラッチアップ破壊に対する耐性を評価するラッチアップ試験サービスを提供いたします。
特徴
- 512ピンまでのICモジュール、電子部品、サブシステム等の製品に対応いたします。
- 512ピン以上の製品についても一部対応いたします。（要相談）
JEDEC、JEITA、AEC等の国内外の主要規格に対応した試験を提供いたします。 - お客様のご要望や目的に応じた試験をご提案、実施いたします。
万一耐性に問題があった場合には、故障解析・原因究明から問題解決までをお手伝いいたします。
サービス内容
- 電流パルス印加法（JEDEC･JEITA･AEC）
- 電源過電圧法（JEDEC･JEITA･AEC）
- 電圧パルス印加法（AEC）
- ESDパルス印加法（参考試験）
- ラッチアップ判定法 （JEDEC方式・電流定義方式）
- 試験前後の保護ダイオード特性測定にも対応いたします。
- ソケット、専用基板等の手配・試験ボード作製にも対応いたします。
2016年12月に装置仕様を変更しました
《主な変更点》
- VCC電源搭載数 2台⇒4台に増加
（100V/0.5A：１台、50V/1A：3台）
多電源デバイスの対応が可能 - 電圧パルス印加法にも対応可能
- 電源過電圧法の最大電圧が150Vに対応
（VCC電圧+VTパルス電圧⇒最大150V）
試験装置
